设计人员在设计结束后往往需要进行Block-level的综合来快速查看模块所消耗的面积以及时序问题，或者在前期架构设计时对模块综合来提供一些参考。虽然这并非最后的综合实现，但是其流程与真正后端综合过程相似。作为设计人员需要掌握必要的综合知识。Synthesis = Translation + Gate Mapping + Logic Optimization综合工具首先将HDL的描述转换成一个与工艺独立(technology-independent)的RTL级网表(网表中RTL模块通过连线互联)，然后根据具体指定的工艺库，将RTL级网表映射到工艺库，成为一个门级网表，最后再根据设计者施加的诸如延时、面积方面的约束条件，对门级网表进行优化。可以分为如下五个步骤：Design CompilerSetup